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Boundary Scan, JTAG, Tutoriel IEEE 1149

Boundary Scan, JTAG, Tutoriel IEEE 1149

Depuis son introduction au début des années 1990, le boundary scan, également connu sous le nom de JTAG ou IEEE 1149, est devenu un outil essentiel utilisé pour tester les cartes en développement, en production et sur le terrain. JTAG, boundary scan est une technique de test qui permet d'obtenir des informations sur l'état d'une carte lorsqu'il n'est pas possible d'accéder à tous les nœuds qui seraient nécessaires si d'autres moyens de test étaient utilisés.

Compte tenu de la manière dont la densité des cartes a augmenté ces dernières années, il est normalement très difficile de pouvoir sonder les circuits électroniques et obtenir les informations nécessaires pour tester ces cartes. En tant que JTAG, le balayage des limites permet de tester une grande partie d'une carte avec un accès minimal, il est maintenant largement utilisé pour le test des circuits électroniques à toutes les étapes de leur vie. Compte tenu du fait que d'autres formes de test nécessitent un accès soit en termes de fixations de lit de clous, tandis que d'autres ont besoin de sonder une variété d'endroits sur la carte, le boundary scan offre une solution unique à de nombreuses exigences de test.

Bien que la technique JTAG, boundary scan, vise à tester les circuits, sa flexibilité lui permet d'être utilisée pour une grande variété d'applications, y compris les applications de test:

  • Test au niveau du système
  • Accès BIST
  • Test de mémoire
  • Programmation Flash
  • Programmation FPGA / CPLD
  • Émulation CPU

Bien que les tests restent la principale application de l'analyse des limites, on peut voir qu'il est également utile dans d'autres applications. Compte tenu de sa flexibilité, la technique est largement utilisée et constitue un outil puissant dans les applications de développement et de production.

Historique du scan des limites

Le problème du manque d'accès aux tests aux cartes commençant à devenir un problème, un groupe connu sous le nom de Joint Test Action Group (JTAG) a été créé en 1985. Son objectif était de résoudre les problèmes rencontrés par les fabricants d'électronique dans les stratégies de test et pour permettre d'entreprendre des tests là où aucune autre technologie ne pourrait avoir accès.

L'introduction de la technologie de montage en surface et la poursuite de la miniaturisation avaient signifié que les gens craignaient que l'accès aux cartes pour les tests ne soit sévèrement limité. Pour surmonter cela, de nouvelles stratégies seraient nécessaires.

Le but initial du balayage des limites était de compléter les techniques existantes, y compris le test en circuit, le test intégré fonctionnel et d'autres techniques, et de fournir une norme qui permettrait de tester les circuits de signaux numériques, analogiques et mixtes.

La norme pour le balayage des limites qui a été conçue a été adoptée par l'Institut ou les ingénieurs électriciens et électroniciens, IEEE aux États-Unis sous le nom IEEE 1149. Le premier numéro de la norme, IEEE 1149, remonte à 1990. L'objectif déclaré de l'IEEE 1149 était de: tester les interconnexions entre circuits intégrés montés sur cartes, modules, hybrides et autres substrats. Comme la plupart des problèmes survenant avec les circuits électroniques se produisent avec les interconnexions, la stratégie de test IEEE 1149 révélerait la plupart des problèmes.

En 1993, une version révisée de l'analyse des limites, la norme IEEE 1149, a été publiée et contenait de nombreuses clarifications, améliorations et corrections. Puis en 1994, une nouvelle édition de la norme IEEE 1149 a eu lieu. Cela a introduit le langage de description d'analyse des limites, BSDL. Cela a permis d'écrire les tests de balayage des limites dans un langage commun, améliorant ainsi la manière dont les tests pouvaient être écrits et le code réutilisé, économisant ainsi du temps de développement.

Différence entre Boundary Scan, JTAG et IEEE 1149.1

Les termes analyse des limites, JTAG et IEEE 1149.1 ont fini par signifier des choses légèrement différentes. Avec le développement de la technologie, les termes ont pris des significations légèrement différentes.
  • Balayage des limites: Cela fait référence à la technologie de test où des cellules supplémentaires sont placées dans les conducteurs du silicium aux broches externes afin que la fonctionnalité de la puce et de la carte puisse être vérifiée.
  • JTAG: Le terme JTAG fait référence à l'interface ou au port d'accès de test utilisé pour la communication. Il comprend les connexions TCK, TDI, TDO, TMS, etc. Pour certaines applications, cette interface peut être utilisée pour interroger ou communiquer avec des instruments internes au cœur de la puce.
  • IEEE 1149.1: Il s'agit de la norme IEEE définissant la logique de test qui peut être incluse dans un circuit intégré pour fournir des approches normalisées pour tester les interconnexions avec la carte de circuit imprimé, le circuit intégré lui-même, ou pour modifier ou observer l'activité du circuit pendant le fonctionnement normal du circuit.

Principes de base de l'analyse des limites

La technique de test de balayage de frontière JTAG utilise une cellule de verrouillage de registre à décalage intégrée à chaque connexion externe de chaque périphérique compatible avec balayage de frontière. Une cellule de balayage de limite est incluse dans la ligne de circuit intégré adjacente à chaque broche d'E / S, et lorsqu'elle est utilisée dans le mode registre à décalage, elle peut transférer des données le long de la cellule suivante dans le dispositif. Il existe des points d'entrée et de sortie définis pour les données pour entrer et sortir de l'appareil, et il est donc possible de chaîner plusieurs appareils entre eux.

Dans des conditions de fonctionnement normales, la cellule est réglée de manière à ne pas avoir d'effet et à devenir invisible. Cependant, lorsque le dispositif est réglé en mode test, il permet à un flux de données série (vecteur de test) d'être passé d'une cellule de verrouillage de registre à décalage à la suivante. Les cellules de balayage des limites d'un appareil peuvent capturer des données à partir d'une ligne de circuit intégré ou forcer des données sur elles. De cette manière, un système de test qui peut entrer un flux de données dans la chaîne de registres à décalage peut établir des états sur la carte et également surveiller des données. En configurant un flux de données série, en le verrouillant en place, puis en surveillant le flux de données de retour, il est possible d'accéder aux circuits sur la carte et de vérifier qu'un flux de données de retour est ce qui est attendu. Si tel est le cas, le test peut réussir, mais si ce n'est pas le cas, le système d'analyse des limites a détecté un problème qui peut être étudié plus en détail.

Interface JTAG

Il existe un certain nombre de lignes de contrôle et de données JTAG qui forment le port d'accès de test, TAP. Ces lignes appelées TCK, TMS et la ligne optionnelle TRST sont connectées en parallèle aux puces dans la chaîne de balayage de frontière. Les connexions désignées TDI (entrée) et TDO (sortie) sont chaînées ensemble pour fournir un chemin autour des puces de balayage de frontière pour les données. Les données sont envoyées dans le TDI de la première puce, puis TDO de la première puce est connecté au TDI de la suivante et ainsi de suite. Enfin, les données sont extraites du TDO du dernier circuit intégré de la guirlande.

  • ROBINET Test Access Port - Les broches associées au contrôleur d'accès de test.
  • TCK Horloge de test - cette broche est le signal d'horloge utilisé pour assurer la synchronisation du système de balayage des limites. Le TDI décale les valeurs dans le registre approprié sur le front montant de TCK. Le contenu du registre sélectionné se décale sur TDO sur le front descendant de TCK.
  • TDI Entrée des données de test - Les instructions de test se déplacent dans l'appareil via cette broche.
  • TDO Sortie de données de test - Cette broche fournit des données à partir des registres de balayage des limites, c'est-à-dire que les données de test se décalent sur cette broche.
  • TMS Sélection du mode de test - Cette entrée qui synchronise également sur le front montant du TCK détermine l'état du contrôleur TAP.
  • TRST Réinitialisation du test - Il s'agit d'une broche de réinitialisation de test bas active en option. Il permet l'initialisation asynchrone du contrôleur TAP sans affecter les autres périphériques ou la logique du système.

En savoir plus sur le Interface JTAG / TAP

Applications pour le scan des limites

JTAG, boundary scan est un outil de test idéal pour une utilisation dans de nombreuses applications. Les applications les plus évidentes de l'analyse des limites se trouvent dans l'environnement de production. Ici, les cartes peuvent être testées et les problèmes qui pourraient autrement ne pas être détectés en raison du manque d'accès aux tests peuvent être testés de manière adéquate. En fait, la technologie de balayage des limites est combinée avec d'autres technologies pour fournir ce que l'on appelle un testeur combinatoire.

En plus d'être utilisé dans les tests de production, Boundary Scan, JTAG, IEEE 1149, peut également être utilisé dans une variété d'autres scénarios de test, y compris le développement et le débogage de produits ainsi que le service sur site. Cela signifie que le code de balayage des limites peut être réutilisé pour les zones de test, et donc le coût peut être réparti sur ces applications. Non seulement cela indique que le scan des frontières est un outil puissant, mais cela le rend également financièrement attractif.

Génération de programme

L'un des principaux coûts de tout développement de nos jours est le coût du logiciel, et cela est particulièrement vrai pour l'analyse des limites où il y a peu de matériel. Cela signifie que toute économie pouvant être réalisée sur le temps nécessaire au développement du logiciel peut réduire considérablement les coûts. En conséquence, un générateur de programme de test (TPG) fait partie intégrante d'un système de balayage des limites.

En règle générale, le générateur de programme de test requiert la liste des réseaux de l'unité sous test (UUT) et les fichiers BSDL (Boundary Scan Description Language) des composants de scan de frontière contenus dans le circuit. Avec ces informations, il est possible pour le générateur de programme de test de créer les modèles de test utilisés pour le test. Celles-ci permettent au système de détecter et d'isoler les défauts de tous les réseaux testables par balayage des limites du circuit. Il est également possible pour le générateur de programme de test de créer des vecteurs de test qui permettent au système de détecter des défauts sur les nœuds ou les broches des composants non-border scan composants qui sont entourés par des périphériques de scan de frontière

JTAG, boundary scan, IEEE 1149 est une technique de test désormais bien établie. Bien qu'il nécessite la génération de programmes de test avant de pouvoir être utilisé, il fournit néanmoins une méthode très rentable pour accéder aux vecteurs de test dans une carte de circuit électronique. L'immobilier de circuits imprimés étant à un prix élevé, le coût de l'ajout de sondes ou de points d'accès pour d'autres types de technologies de test électronique serait prohibitif, si cela était possible. En conséquence, l'analyse des limites fournit une solution à de nombreux problèmes de test à un coût qui peut être amorti sur plusieurs domaines de test, du développement au test de production en passant par le test sur le terrain. Dans tous ces environnements, le Boundary Scan fournit une solution efficace, à la fois en termes de performances et de coût.

Voir la vidéo: JTAG boundary scan tester by ABI Electronics (Octobre 2020).