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Conception pour Boundary Scan, JTAG, Test

Conception pour Boundary Scan, JTAG, Test

Boundary scan, ou comme il est également appelé JTAG, est une technologie de test puissante qui peut être utilisée pour tester les assemblages de circuits imprimés très complexes et compacts d'aujourd'hui. Le balayage des limites fournit un moyen très efficace de tester des circuits où l'accès n'est pas possible ou pratique à l'aide d'autres technologies de test. On constate que l'accès requis pour des techniques telles que le test en circuit et l'ATE fonctionnel n'est souvent pas suffisant pour permettre d'effectuer un test satisfaisant de l'ensemble du circuit. Cependant, JTAG, le balayage des limites est capable de fournir un test complet de nombreux circuits à condition que le circuit soit conçu pour permettre l'utilisation des techniques de balayage des limites JTAG.

JTAG, le balayage des limites est défini sous IEEE 1149.1 qui décrit une interface série à quatre fils (un cinquième fil peut être utilisé mais est facultatif) pour tester les cartes de circuits imprimés et les circuits intégrés où l'accès est limité. Il est largement utilisé sur les puces VLSI telles que les microprocesseurs, les puces DSP, les FPGA, etc. Ces circuits intégrés ont des registres à décalage de balayage de frontière incorporés avec une machine à états qui permettent d'effectuer des tests sans avoir besoin d'accéder physiquement à chaque nœud sur la carte ou le dispositif. De cette manière, l'analyse des limites est une technologie de test idéale pour de nombreux scénarios de test actuels.

Lors de la conception d'un circuit qui peut utiliser JTAG, des techniques de test de balayage des limites, certains éléments sont obligatoires, tandis que d'autres rendent les tests plus efficaces ou plus faciles à gérer. Cependant, incorporer autant de techniques que possible dans la conception permettra d'entreprendre le meilleur test et le plus grand nombre de problèmes rencontrés, soit pendant la phase de développement du produit, soit pendant la production ou le test sur le terrain.

Sélection des composants pour JTAG, scan des limites

Dans toute conception, le choix des composants peut avoir un impact majeur sur le concept global de l'article. Cela est vrai lorsque l'on considère l'utilisation des techniques de balayage des limites / JTAG pour tester une carte de circuit imprimé. Il est important que les composants qui sont inclus dans le circuit qui seront testés à l'aide du balayage des limites soient choisis pour s'adapter aux tests utilisant cette méthodologie.

  • Choisissez des périphériques compatibles avec la numérisation des limites L'une des principales considérations lors de la conception d'un circuit est de choisir les principaux composants qui seront utilisés. Si un test de balayage des limites est envisagé, il est nécessaire de s'assurer que les principaux composants sont conformes à la norme IEEE 1149.1. Aujourd'hui, la plupart des circuits intégrés VLSI sont conformes à la norme 1149.1, mais certaines des puces plus petites peuvent ne pas l'être, ou l'inclusion de JTAG peut être facultative. Partout où il y a une option, assurez-vous que la version avec analyse des limites est incluse.
  • Évitez les composants avec des connexions à double fonction Dans la mesure du possible, évitez d'utiliser des circuits intégrés où une double fonctionnalité est attribuée aux broches JTAG.
  • Assurez-vous que tous les périphériques prennent en charge les instructions IEEE 1149.1 requises Même lorsque des dispositifs compatibles avec le scan périphérique ont été choisis, il est nécessaire de s'assurer qu'ils prennent en charge les jeux d'instructions requis. En règle générale, il est nécessaire de s'assurer que SAMPLE / PRELOAD, EXTEST et BYPASS sont tous satisfaisants. Celles-ci sont obligatoires, donc tout appareil IEEE 1149.1 doit les prendre en charge. Cependant, il est également judicieux de choisir des périphériques prenant en charge les instructions HIGHZ et IDCODE.

Conception de circuits pour JTAG, balayage des limites

Une fois que les composants requis ont été choisis, il est nécessaire de s'assurer que la conception du circuit permet des tests faciles et un accès maximal lors de l'utilisation du scan de frontière / JTAG. Il existe un certain nombre de techniques disponibles pour garantir l'utilisation maximale de la norme IEEE 1149.1.

  • Connexion correcte des signaux JTAG Afin de garantir le bon fonctionnement du test de balayage des limites, il est nécessaire de connecter les signaux du port d'accès de test (TAP) (TCK, TMS et si présent TRST) en parallèle à tous les appareils conformes à la norme IEEE 1149.1. Le TDI et le TDO sont ensuite utilisés pour former la guirlande série autour des appareils, permettant aux données série de passer d'une puce à l'autre. Les données sont envoyées dans le TDI de la première puce, puis TDO de la première puce est connecté au TDI de la suivante et ainsi de suite. Enfin, les données sont extraites du TDO du dernier circuit intégré de la guirlande.
  • Circuit de partition selon les fabricants de composants Il est souvent nécessaire de séparer les FPGA ou les cPLD de différents fabricants car ils utilisent des outils de configuration différents. Compte tenu du fonctionnement différent dans certaines circonstances, il est plus facile de partitionner les chaînes de balayage des limites de sorte que les outils des fabricants individuels puissent communiquer avec les dispositifs concernés.

Connecteur JTAG

Un aspect important associé à toute forme de test électronique, et cela inclut le JTAG, le balayage des limites est celui de l'accès aux tests. Ceci est évidemment important en termes de choix des composants et de conception correcte du circuit. Cependant, l'accès physique est tout aussi important. Pour s'assurer que les circuits peuvent être testés facilement, de nombreuses cartes incluent un connecteur JTAG spécifiquement pour le test. Ce connecteur JTAG peut être un article à très faible coût car il ne doit être utilisé que pendant les phases de production et de test du produit. Cependant, un bon accès fiable aux tests est très important. Le connecteur JTAG peut gagner du temps, surtout s'il offre des performances très fiables là où d'autres méthodes peuvent ne pas être aussi fiables. Une fiabilité médiocre peut entraîner de nombreux problèmes de recherche de pannes avec perte de temps associés uniquement à l'accès au test. Compte tenu de cela et de la facilité des tests, un connecteur JTAG peut être un ajout rentable à une carte dans de nombreux cas. Un connecteur JTAG doit donc être considéré comme l'une des considérations de conception au tout début de la phase de conception d'un produit.

Ce n'est pas un résumé exhaustif de toutes les précautions à prendre lors de la conception d'une carte de circuit imprimé qui utilisera JTAG, boundary scan. Cependant, il donne un guide utile sur certaines des bases qui peuvent être utilisées.

Voir la vidéo: JTAG tutorial - Basic Pin Mapping (Octobre 2020).